回復XXWZT 之CLK_EN#信號為什么會(huì )先高后低（時(shí)鐘開(kāi)啟講解）

本來(lái)不想另外發(fā)貼，但估計很多同行也難理解為什么要這樣，話(huà)不多講下面原理講解（就講CLK_EN#信號）IC是ISL6262的內部軟啟動(dòng)流程   
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& W' v  V2 [# m3 C' lISL6262是電源芯片，圖片是這個(gè)IC的內部本身工作信號時(shí)序 ，這個(gè)是先有VCORE電壓出來(lái)，然后IC內部就會(huì )把CLK_EN#信號拉低（初使是輸出高電平）為什么先高后低？？， 原因很簡(jiǎn)單，因為時(shí)鐘開(kāi)啟信號是需要高電平才能開(kāi)啟，需要一個(gè)電平轉換，那樣怎么做，那就用到普通的NMOS管，G極輸入低，那么D-S就不能導通，那么D原始什么狀態(tài)就是什么狀態(tài)。（你仔細對照圖紙看下就明白了）到這里就差不多了，如果要詳細一點(diǎn)的話(huà)(有人會(huì )說(shuō)了，我輸出高電平不也能控制時(shí)鐘開(kāi)啟 ，對，多加一個(gè)NMOS 或NPN的三極管也可以啊，這就是時(shí)序（具體影響就不說(shuō)了，維修米用，知道就行）問(wèn)題了，加了東西會(huì )DELAY 時(shí)鐘開(kāi)啟的時(shí)間了，管子控制兩次，需要時(shí)間。這樣做的需要電平轉換兩次（正規做法時(shí)鐘開(kāi)啟信號要比CPU電源好信號要提前5-10ms）所有VCORE電的 電源IC原理實(shí)際上都差不多

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寫(xiě)的不錯啊。。讓我大開(kāi)眼見(jiàn)。功底深

樓主研究的好透徹學(xué)習了，感謝

  哈哈 有學(xué)習了

yayanidetou 發(fā)表于 2011-10-12 15:50

                               
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/ F& S& w+ E" C6 A6 y! i0 ^' e樓主研究的好透徹學(xué)習了，感謝

謝謝支持，我也好多東西不是很懂，需要大家相互學(xué)習. 沒(méi)多少時(shí)間看好貼

順便問(wèn)下樓主是否會(huì )用使用示波器同時(shí)測量2個(gè)信號的先后或是延遲

yayanidetou 發(fā)表于 2011-10-12 16:55

                               
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順便問(wèn)下樓主是否會(huì )用使用示波器同時(shí)測量2個(gè)信號的先后或是延遲

' j, L( i1 l4 z會(huì )一點(diǎn)點(diǎn)，不過(guò)我用普源的示波器，別的沒(méi)用過(guò)

是DS1102E么？請問(wèn)你是如何測量的，就是2個(gè)信號的先后或者延遲那分2次測量還是如何，可否指點(diǎn)下

讓我大開(kāi)眼見(jiàn)。

這個(gè)看上電時(shí)序就明白了

樓主能否分析下出時(shí)鐘開(kāi)啟信號的全部條件。我現在待修的機器就是采用此芯片的，CPU核心電壓已經(jīng)有了，但是CLK-EN#卻一直為高電平，導致沒(méi)有時(shí)鐘！在線(xiàn)等待回復�。。�！

LZ寫(xiě)這個(gè)是為啥呢       個(gè)人感覺(jué)知道這個(gè)用處不是很大

基礎最重要！看來(lái)還得多學(xué)基礎呀！
0 k/ D9 A7 c6 T) _, N: u

feixxd 發(fā)表于 2011-10-12 19:52

                               
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9 D& s' l  m$ c3 @+ Z, l+ n" o5 ~樓主能否分析下出時(shí)鐘開(kāi)啟信號的全部條件。我現在待修的機器就是采用此芯片的，CPU核心電壓已經(jīng)有了，但是C ...

: z0 t- m& Z' n" `7 @! v; r$ CQQ 292486168

示波器量延遲不會(huì )呀樓主能否告訴謝謝

高手  牛

樓主研究的好透徹學(xué)習了

樓主寫(xiě)的真好

我覺(jué)得 不難理解啊